Книга “Логическое проектирование и верификация Systems на SystemVerilog” Дональда Томаса - это руководство по SystemVerilog, языку описания аппаратного обеспечения, используемому при моделировании электронных систем.
В книге автор делает акцент на том, что SystemVerilog имеет синтаксис, похожий на язык С, что делает его проще для освоения. Также предполагается, что читатель имеет базовую подготовку в области проектирования электроники и программирования, и материал по языку подается вместе с материалом о логическом проектировании, чтобы книга могла быть использована в качестве учебника для курсов по цифровой схемотехнике и архитектуре компьютеров.
Современные подходы к проектированию аппаратной части включают в себя не только разработку модели, но и ее верификацию. SystemVerilog предоставляет конструкции, которые позволяют лучше отражать инженерный замысел, программные средства, упрощающие создание тестовых сред, утверждения для проверки поведения сложных систем и средства для измерения функционального покрытия во время верификации.
Книга будет полезна студентам, начинающим изучать цифровую схемотехнику, а также специалистам, знакомым с Verilog и VHDL и желающим освоить SystemVerilog.
Книга посвящена языку системного проектирования SystemVerilog, использующемуся для моделирования аппаратных систем. Разработчик этого языка стремился сделать его интуитивно понятным, уподобив синтаксис языку C, что делает работу с ним легче. Предполагается наличие у читателей основных познаний в машиностроении и вычислениях, чтобы понять эту работу. Литературный материал представлен вместе с информацией о системном подсчете, поэтому книга может быть использована в качестве учебника для курсов цифровой инженерии и сервера компьютеров.
Электронная Книга «Логическое проектирование и верификация систем на SystemVerylog» написана автором Дональд Томас в 2016 году.
Минимальный возраст читателя: 0
Язык: Русский
ISBN: 978-5-97060-619-3
Описание книги от Дональд Томас
Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает освоение. Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования. Материал по языку дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации. Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.
